Active-HDL是一款由Aldec公司開發(fā)設(shè)計的開放型仿真工具。它的功能十分強大，集成了VHDL、Verilog、EDIF、System C開發(fā)環(huán)境，在新版本中，新增了許多實用的新功能，更加符合用戶的使用習慣，提升設(shè)計效率，該版本經(jīng)過中文破解處理，用戶可永久免費使用。

【功能特點】

　　1、項目管理

　　統(tǒng)一的基于團隊的設(shè)計管理可保持本地或遠程團隊之間的一致性

　　可配置的FPGA/EDA Flow Manager與200多家供應(yīng)商工具接口，使團隊可以在整個FPGA開發(fā)過程中保持在一個平臺上

　　2、圖形/文字設(shè)計輸入

　　通過使用文本，原理圖和狀態(tài)機快速部署設(shè)計

　　使用更安全，更可靠的互操作加密標準來分發(fā)或交付IP

　　3、仿真與調(diào)試

　　強大的通用內(nèi)核混合語言模擬器，支持VHDL，Verilog，SystemVerilog和SystemC

　　使用圖形交互調(diào)試和代碼質(zhì)量工具確保代碼質(zhì)量和可靠性

　　使用代碼覆蓋率分析工具執(zhí)行指標驅(qū)動的驗證，以識別設(shè)計中未執(zhí)行的部分

　　使用ABV-基于斷言的驗證（SVA，PSL，OVA）提高驗證質(zhì)量并發(fā)現(xiàn)更多錯誤

　　能夠模擬高級驗證結(jié)構(gòu)，例如SV功能覆蓋率，約束隨機化和UVM

　　使用MATLAB®/Simulink®接口連接HDL仿真與DSP模塊的高級數(shù)學建模環(huán)境之間的差距

　　4、文檔HTML/PDF

　　抽象設(shè)計智能，并使用HDL到原理圖轉(zhuǎn)換器以易于理解的圖形形式表示它們

　　通過自動生成HTML和PDF設(shè)計文檔快速共享設(shè)計

【軟件特色】

　　1、設(shè)計輸入和文檔

　　DM Designer版PE EE

　　HDL，文本，框圖和狀態(tài)機編輯器

　　帶有模板和自動完成的語言助手

　　宏，Tcl / Tk，Perl腳本支持

　　鼠標筆觸

　　Code2Graphics™轉(zhuǎn)換器

　　舊版原理圖設(shè)計導(dǎo)入和符號導(dǎo)入/導(dǎo)出

　　導(dǎo)出為PDF / HTML /位圖圖形

　　2、項目管理

　　適用于所有FPGA供應(yīng)商的設(shè)計流程管理器

　　版本控制界面

　　基于團隊的設(shè)計管理

　　PCB接口

　　3、代碼生成工具

　　IP核心組件生成器

　　從波形生成測試平臺

　　從狀態(tài)圖生成測試平臺

　　4、支持標準

　　VHDL IEEE 1076（1993、2002、2008和2018）

　　Verilog®HDL IEEE 1364（1995、2001和2005）

　　SystemVerilog IEEE 1800™-2012（設(shè)計）

　　EDIF 2 0 0

　　SystemC™2.3.1 IEEE 1666™/ TLM 2.0

　　SystemVerilog IEEE 1800™-2012（驗證）

　　5、模擬/驗證

　　仿真性能

　?。ū菷PGA供應(yīng)商提供的模擬器快2倍的基準速度）

　　基準線

　　單一或混合語言設(shè)計支持僅混合僅混合

　　仿真模型保護/庫加密

　　VHDL / Verilog IEEE兼容加密

　　增值轉(zhuǎn)儲（VCD和擴展VCD）支持

　　Verilog編程語言接口（PLI / VPI）

　　VHDL編程語言接口（VHPI）

　　批處理模式仿真/回歸（VSimSA）

　　預(yù)編譯的FPGA供應(yīng)商庫

　　Xilinx SecureIP支持

　　英特爾®中性庫

　　Microsemi®語言中性庫

　　探查器（性能指標）

　　SFM（服務(wù)器場管理器）

　　64位模擬

　　6、HDL調(diào)試和分析

　　交互式代碼執(zhí)行跟蹤

　　高級斷點管理

　　內(nèi)存查看器

　　波形查看器

　　波形刺激器

　　波形比較和編輯

　　仿真后調(diào)試

　　C ++調(diào)試器

　　信號代理（僅限VHDL和混合信號）

　　X-Trace

　　高級數(shù)據(jù)流

　　與Riviera-PRO和ALINT-PRO選件集成

　　斷言調(diào)試

　　7、斷言和覆蓋率工具

　　代碼，語句，分支，表達式，條件，路徑，切換范圍和功能范圍

　　PSL IEEE 1850，SystemVerilog IEEE 1800™，OpenVera斷言

　　8、設(shè)計規(guī)則檢查

　　帶有Aldec基本規(guī)則庫的ALINT™-PRO

　　DO-254 VHDL或Verilog規(guī)則庫

　　STARC®VHDL或Verilog規(guī)則庫

　　RMM Verilog和VHDL規(guī)則庫

　　9、協(xié)同仿真

　　Simulink®協(xié)同仿真

　　MATLAB®協(xié)同仿真

　　10、支持平臺

　　Windows®10 32/64位，Windows Server 2012、2016、2019 32/64位

【安裝激活教程】

　　1、在本站下載并解壓

　　2、雙擊Active-HDL_12.0.118.7745_x64_main_setup.exe運行安裝， 勾選我接受許可證協(xié)議條款

　　3、輸入任意公司名

　　4、選擇軟件安裝路徑

　　5、安裝完成，將crack下的rmcl.dll文件復(fù)制到安裝目錄下的bin文件夾中，點擊替換目標中的文件

　　6、以記事本的方式打開license.lic，并使用您的MAC或以太網(wǎng)地址將hostid="FFFFFFFF"中的FFFFFFFF替換掉，使用編輯-替換，將所有的FFFFFFFF都替換掉，MAC或以太網(wǎng)地址不要帶“-”，完成后保存（mac地址查詢，使用win+r,輸入cmd，然后在命令提示符窗口中輸入ipconfig /all，點擊回車即可）

　　7、將修改后的License復(fù)制到安裝目錄中，例如默認C:\Aldec\Active-HDL 12 64-bit\Dat\license.lic

　　8、創(chuàng)建系統(tǒng)環(huán)境變量

　　變量名：ALDEC_LICENSE_FILE

　　變量值：license.lic路徑，例如默認C:\Aldec\Active-HDL-12-x64\Dat\license.lic

　　9、完成后運行程序享用即可