Modelsim SE最新版是一款非常好用的HDL語言仿真軟件，軟件擁有統(tǒng)一的調(diào)試和仿真環(huán)境，支持VHDL，Verilog，SystemVerilog等多種混合語言，并提供包括代碼覆蓋在內(nèi)的全面調(diào)試環(huán)境，可以很好的加速FPGA開發(fā)，實驗室培訓(xùn)和測試。

【功能特點】

　　一、【高級代碼覆蓋率】

　　ModelSim的高級代碼覆蓋功能和易用性降低了利用這一寶貴驗證資源的障礙。

　　ModelSim高級代碼覆蓋功能為系統(tǒng)驗證提供了有價值的指標。所有覆蓋信息都存儲在統(tǒng)一覆蓋數(shù)據(jù)庫（UCDB）中，該數(shù)據(jù)庫用于收集和管理高效數(shù)據(jù)庫中的所有覆蓋信息?？梢允褂梅治龃a覆蓋率數(shù)據(jù)的覆蓋實用程序，例如合并和測試排名。覆蓋結(jié)果可以交互式查看，模擬后或多次模擬運行合并后查看。代碼覆蓋度量可以按實例或設(shè)計單位報告，從而提供管理覆蓋數(shù)據(jù)的靈活性。

　　二、【混合HDL仿真】

　　ModelSim將仿真性能和容量與模擬多個模塊和系統(tǒng)以及實現(xiàn)ASIC門級別簽核所需的代碼覆蓋和調(diào)試功能相結(jié)合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語言和多語言設(shè)計驗證環(huán)境提供了堅實的基礎(chǔ)。ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當今的FPGA設(shè)計人員提供了他們不斷增長的高級功能以及使他們的工作高效的環(huán)境。

　　三、【有效的調(diào)試環(huán)境】

　　ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設(shè)計的首選。

　　ModelSim通過智能設(shè)計的調(diào)試環(huán)境簡化了發(fā)現(xiàn)設(shè)計缺陷的過程。ModelSim調(diào)試環(huán)境有效地顯示設(shè)計數(shù)據(jù)，以便分析和調(diào)試所有語言。

　　ModelSim允許在保存結(jié)果的仿真后以及實時仿真運行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結(jié)果分析和注釋源代碼，包括FSM狀態(tài)和轉(zhuǎn)換，語句，表達式，分支和切換覆蓋率。

　　信號值可以在源窗口中注釋并在波形查看器中查看，通過對象及其聲明之間以及訪問文件之間的超鏈接導(dǎo)航簡化調(diào)試導(dǎo)航。

　　可以在列表和波形窗口中分析競爭條件，增量和事件活動。可以輕松定義用戶定義的枚舉值，以便更快地了解模擬結(jié)果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。

　　ModelSim與Mentor的旗艦?zāi)M器Questa共享一個共同的前端和用戶界面。這樣，如果客戶需要更高的性能并支持高級驗證功能，則可以輕松升級到Questa。