ISE10.1破解版是一款非常好用的電子設(shè)計輔助工具，此軟件集成了多種硬件語言，是一款非常強(qiáng)悍的pld設(shè)計環(huán)境軟件，有強(qiáng)大的compxlibgui工具編譯Xilinx庫，以及綜合VHDL功能，完美的運(yùn)用與各種電路測試中。

【功能特點(diǎn)】

　　1、綜合（Synthesis）

　　綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。

　　2、驗(yàn)證（Verification）

　　驗(yàn)證（Verification）包含綜合后仿真和功能仿真（Simulation）等。功能仿真就是對設(shè)計電路的邏輯功能進(jìn)行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。 綜合后仿真在針對目標(biāo)器件進(jìn)行適配之后進(jìn)行，綜合后仿真接近真實(shí)器件的特性進(jìn)行，能精確給出輸入與輸出之間的信號延時數(shù)據(jù)。

　　3、圖形或文本輸入（Design Entry）

　　圖形或文本輸入包括原理圖、狀態(tài)機(jī)、波形圖、硬件描述語言（HDL），是工程設(shè)計的第一步，ISE集成的設(shè)計工具主要包括HDL編輯器（HDL Editor）、狀態(tài)機(jī)編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測試激勵生成器（HDL Bencher）等。

　　4、compxlibgui工具編譯Xilinx庫

　　當(dāng)ISE調(diào)用ModelSim進(jìn)行仿真的時候，如果在FPGA設(shè)計中使用了Xilinx提供的的IP core或者其他的原語語句，ModelSim不添加Xilinx相應(yīng)的庫文件的話，是無法仿真的。

　　或許是兼容性問題吧，安裝完成后用ISE10.1自帶的仿真器竟然無法使用，提示說是a lite version simulator。起初認(rèn)為是安裝的了webpack版本的緣故，所以嘗試重新安裝，用一個foundation的版本的ID安裝，可是還是同樣的問題。

　　為了防止出現(xiàn)以為兼容性的問題而發(fā)生運(yùn)行錯誤，xilinx/10.1/ise/bin/nt/ise.exe xilinx/10.1/EDK/bin/nt/xps.exe等主要的程序都設(shè)置成兼容模式。見圖1.

　　5、兼容模式設(shè)置

　　現(xiàn)在ISE自帶的仿真不能用了，那就用第三方提供的仿真軟件做代替，我選擇了ModelSim se 6.5。不過在使用Modelsim之前需要用ModelSim編譯Xilinx的庫并且在ModelSim的系統(tǒng)環(huán)境中指定編譯好的庫的路徑。以前的做法是直接用ModelSim自帶的命令手動編譯和添加Xilinx的庫。請見參考1。不過遺憾的事情手動編譯Xilinxcorelibs的時候老是出錯，個人猜測是編譯的文件順序有問題，導(dǎo)致在編譯一個文件的時候出現(xiàn)無法找到另一個庫。

　　現(xiàn)在推薦使用Xilinx自帶的庫編譯工具，用于自動調(diào)動ModelSim編譯和添加Xilinx的庫，省事多了，盡管有很多warnning，但是沒有錯誤。

【破解說明】

　　序列號：18D6A-JU4EK-7PWTK-BN7UL-2KR93